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Simular en VHDL la implementación de algoritmos FEC en dispositivos programables reconfigurables

Simular en VHDL la implementación de algoritmos FEC en dispositivos programables reconfigurables

Serralde Medina, Fernando
URI: http://132.248.52.100:8080/xmlui/handle/132.248.52.100/4010
Fecha: 2014-06-26

Resumen:

Simular en VHDL la implementación de algoritmos FEC en dispositivos programables reconfigurables

Descripción:

Simular en VHDL la implementación de algoritmos FEC en dispositivos programables reconfigurables

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Nombre: Tesis_fer.pdf
Tamaño: 2.394Mb
Formato: PDF
Descripción: TESIS
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